在Verilog中实现FIR滤波器

Question

我正在尝试在Verilog中实现FIR滤波器。我已经在MATLAB中预定了系数。但我不确定这段代码中的寄存器是否会正确地传播。

module fir_filter(
  input clock,
  input reset,
  input wire[15:0] input_sample,
  output reg[15:0] output_sample);

parameter N = 13;
reg signed[15:0] coeffs[12:0];
reg [15:0] holderBefore[12:0];
wire [15:0] toAdd[12:0];

always @(*)
begin
    coeffs[0]=6375;
    coeffs[1]=1;
    coeffs[2]=-3656;
    coeffs[3]=3;
    coeffs[4]=4171;
    coeffs[5]=4;
    coeffs[6]=28404;
    coeffs[7]=4;
    coeffs[8]=4171;
    coeffs[9]=3;
    coeffs[10]=-3656;
    coeffs[11]=1;
    coeffs[12]=6375;
end

genvar i;

generate
for (i=0; i<N; i=i+1)
    begin: mult
        multiplier mult1(
          .dataa(coeffs[i]),
          .datab(holderBefore[i]),
          .result(toAdd[i]));
    end
endgenerate

always @(posedge clock or posedge reset)
begin
    if(reset)
        begin
            holderBefore[12]    <= 0;
            holderBefore[11]    <= 0;
            holderBefore[10]    <= 0;
            holderBefore[9]     <= 0;
            holderBefore[8]     <= 0;
            holderBefore[7]     <= 0;
            holderBefore[6]     <= 0;
            holderBefore[5]     <= 0;
            holderBefore[4]     <= 0;
            holderBefore[3]     <= 0;
            holderBefore[2]     <= 0;
            holderBefore[1]     <= 0;
            holderBefore[0]     <= 0;
            output_sample       <= 0;
        end
    else
        begin               
            holderBefore[12]    <= holderBefore[11];
            holderBefore[11]    <= holderBefore[10];
            holderBefore[10]    <= holderBefore[9];
            holderBefore[9]     <= holderBefore[8];
            holderBefore[8]     <= holderBefore[7];
            holderBefore[7]     <= holderBefore[6];
            holderBefore[6]     <= holderBefore[5];
            holderBefore[5]     <= holderBefore[4];
            holderBefore[4]     <= holderBefore[3];
            holderBefore[3]     <= holderBefore[2];
            holderBefore[2]     <= holderBefore[1];
            holderBefore[1]     <= holderBefore[0];
            holderBefore[0]     <= input_sample;
            output_sample <= (input_sample + toAdd[0] + toAdd[1] + 
                              toAdd[2] + toAdd[3] + toAdd[4] + toAdd[5] +
                              toAdd[6] + toAdd[7] + toAdd[8] + toAdd[9] + 
                              toAdd[10] + toAdd[11] + toAdd[12]);
        end
end



endmodule

这是实现这个功能的最佳方式吗？有更好的方法来进行加法运算吗？

非常感谢您的帮助！

同时，也非常感谢提供相关资源。

- Mat A

Answer 1

假设您选择的滤波响应是合理的（5.2dB纹波！），那么一种方法是通过使用规范化有符号数字表示法[http://en.wikipedia.org/wiki/Canonical_signed_digit]来近似每个系数，以在减少芯片资源的同时权衡一些响应精度。这种强度削弱[http://en.wikipedia.org/wiki/Strength_reduction]（编译器术语）允许使用高效的移位路由和加法，而不是昂贵的乘法。

然后，由于系数的对称性，在应用系数之前可以将各个样本相加，这显着降低了所需的芯片资源[1]。

但是，实现的系数可能存在共同因素，针对芯片目标可能会进行一些优化，但针对固件，可以进行重大改进。

[1] = DSP Tricks: An odd way to build a simplified FIR filter structure Richard G. Lyons

请尝试http://www.embedded.com/design/embedded/4008837/DSP-Tricks-An-odd-way-to-build-a-simplified-FIR-filter-structure。

- chip_wrangler

Answer 2

对于一些人来说，面积和功率高效的FIR/IIR滤波器是至关重要的。

使用generate语句，您已经实例化了13个乘法器。乘法器占用了相当大的面积。通常只实例化一个并进行时分复用（TDM）。在这种情况下，提供比所需输出速率快13倍的时钟（tick）。

您的加法器链看起来又有效了，但可能会非常庞大，并且可能导致定时问题，因为可能存在非常长的串联链路。将其分解成多个周期可能会导致更低的面积和功率。

如果将样本的乘法与加法结合起来，您将拥有更典型的MAC架构（乘-累加）。

我也建议避免在always @*中初始化常量，因为没有参数的右侧发生变化，这可能不会触发灵敏度列表。

对于这些，我会使用localparams，或者如果采用TDM路线，我会创建一个查找表（LUT）。

always @* begin
  case( program_counter )
    0 : coeff = 6375;
    1 : coeff = 1   ;
    ...
  endcase
end

- Morgan