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我希望在我的顶层测试台中创建一个时钟，其周期可以从测试中进行控制。我所做的是将周期设置到uvm_config_db中，并在测试台中获取它。我不得不放入#1以确保构建阶段完成，否则get返回错误的值：module testbench_top; int clk_period; bit c...

请你帮忙理解以下功能之间的区别： uvm_analysis_export uvm_analysis_port uvm_analysis_imp 我在互联网上搜索了一些解释，例如： https://verificationacademy.com/forums/uvm/uvmanaly...

如何从源代码中检测模拟中使用的时间刻度精度？ 假设我有一个名为cfg_delay_i的配置参数，其延迟值由用户以 fs 为单位给出。如果用户给出 1000 ，那么我的代码必须在继续执行之前等待 1000fs或1ps 。 #(cfg_delay_i * 1fs );//will wait on...