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在System Verilog中检测时间尺度

如何从源代码中检测模拟中使用的时间刻度精度? 假设我有一个名为cfg_delay_i的配置参数,其延迟值由用户以 fs 为单位给出。如果用户给出 1000 ,那么我的代码必须在继续执行之前等待 1000fs或1ps 。 #(cfg_delay_i * 1fs );//will wait on...