有没有人拥有VHDL与Verilog使用的定量数据？

Question

VHDL和Verilog的目的相同，但大多数工程师更喜欢其中一种语言。我想知道谁更喜欢哪种语言。

关于Verilog和VHDL之间的区别，有许多神话和常见智慧。（ASIC / FPGA，欧洲/美国，商业/国防等）如果你四处问问，人们会反复告诉你同样的事情，但我想知道这些神话是否基于现实。

所以我的问题是：是否有人可以提供数量化的数据来源，表明谁使用VHDL和谁使用Verilog？再次强调，我寻找的是数字，而不是直觉和一般性指示。

- Philippe

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如果你找到了什么，请务必分享！ - Dr. Watson

祝你好运。即使Cooley引用的美国市场调查也是基于$$$$（在Verilog模拟器更昂贵的时候花费在模拟器上的资金），而不是用户。 - Jim Lewis

由于这是一个市场份额问题或者过于宽泛，因此投票关闭该问题。相关链接：http://electronics.stackexchange.com/questions/16767/vhdl-or-verilog || http://electronics.stackexchange.com/questions/26547/do-you-use-vhdl-nowadays - Ciro Santilli OurBigBook.com

Answer 1

VHDL和Verilog都是相对较新且相对专业的语言。这两个特点使得它们的定性数据难以获得。另一方面，我们可以利用这些特点来获取优势。我们可以根据可用参考文献的数量尝试推断这些语言的流行程度。

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VHDL        315
Verilog     132

Google趋势：Verilog（红色）vs VHDL（蓝色） - 来源

根据这些数字（仅限这些数字），VHDL似乎比Verilog更为广泛使用；但是，没有显示每个市场份额的详细信息。

- Fitz

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感谢@Fitz。这告诉我们VHDL比Verilog更大。或者至少，人们使用Google搜索VHDL答案的频率比搜索Verilog高。尽管如此，我仍然希望有更多的人口统计数据（东海岸与西海岸、军事与商业等）。Google趋势确实很有帮助，但对于较小的搜索量，它拒绝提供任何数据。例如，Google趋势仅为美国不同州的VHDL / Verilog搜索提供非常有限的信息。 - Philippe

“fairly new and fairly specialized”可以翻译为“相对较新和相对较专业”。虽然这些领域非常专业，但并不是新兴的。如果将Perl语言视为新语言，那么VHDL和Verilog也算是新的语言，但它们实际上都是在80年代创建的。随着时间的推移，它们也不断发展和增强，但它们并不属于新语言。 - Ross Rogers

这可能只意味着VHDL的文档记录较少，需要更多搜索？有趣的是图表上的下降趋势。 VHDL和Verilog的使用绝不会下降，因此得出一个比另一个更常用的结论是不正确的。但这是一个有趣的数据点。 - SDGator

Answer 2

我在硅谷总部为一家大型上市硬件设计公司工作。我们曾经使用VHDL，但在2002年左右转向使用verilog。

大约在2008年，我们转向使用system verilog。据我所知，现在大多数非军事/非政府承包公司使用system verilog，而军事/政府承包实体则使用VHDL，但请不要引用我的说法。

如果这就是您要问的内容，那么我支持system verilog :)

- DaveD

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嗨@Dave，我希望能得到更多的硬数据，比如西海岸有x%的人使用Verilog。国防行业有y%的人使用VHDL。z%的VHDL设计师使用VHDL。我想了解这些信息，因为总体而言，VHDL似乎比Verilog（参见@Fitz的回答）更受欢迎，但是当我与人交谈时，许多人说他们正在使用Verilog。 - Philippe

看起来你正在寻找一位行业分析师...抱歉，我不知道这些数字或者在哪里可以找到它们 :(. 然而，从下面的图表中不能得出关于整体HDL使用百分比的任何结论...它可能意味着学习VHDL需要更多的支持，也可能意味着VHDL在学术界更受欢迎。 - DaveD

Answer 3

在德州仪器公司，Verilog 更为流行。我的经验是，设计师可以使用他们自己更喜欢的语言，通常大多数人都同意 Verilog 更易于使用，代码比相等的 VHDL 更短（事实），只需查看任何包含两种语言的教材，即可看到代码长度的差异。

- Clint Halsted

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同意Verilog更短的说法。但我没有看到任何证据表明“大多数人认为Verilog更容易”。 - Philippe

如果你正在查看一个既有VHDL又有其他编码示例的教材，那么该教材可能并没有很有效地使用VHDL。 - user1818839

Answer 4

我是一名ASIC和FPGA设计/验证工程师，已经有17年的工作经验，参与过VHDL和Verilog项目。我曾在使用VHDL的知名公司（Intel、Qualcomm、Lockheed、Raytheon）工作过。然而，我所见过的所有IP都是用Verilog编写的，不管这是否有价值。此外，从我的有限的面试和工作经验来看，在我职业生涯的大部分时间里，VHDL和Verilog的应用情况相当。

我的看法是，直到2000年代中期，VHDL和Verilog基本持平。随着Verilog演变为System Verilog，VHDL保持了相对静态，除了一些小改动外没有太多变化。以前，VHDL具有更多非可综合语言特性，有助于验证老派的verilog。但是，随着System Verilog的出现，VHDL在这方面的优势被超越了，而且没有推出自己的进化版本，因此我（凭经验）看到人们正在向SV迁移，而远离VHDL。

- SDGator

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借助OSVVM，VHDL通过添加功能覆盖率、约束随机和内置智能测试台能力超过了SystemVerilog，并且它是免费的。请查看http://osvvm.org和http://www.synthworks.com/blog/osvvm。 - Jim Lewis

有趣。虽然我不确定它没有面向对象编程是否真的能够如此强大。我可以从面向对象编程中获得惊人的重用性和灵活性，我不确定否则是否可能。尽管如此，我愿意研究一下。是否有任何主要的模拟器支持这个呢？ - SDGator

验证需要的是数据结构。面向对象只是一种聪明的方式来创建其中一些数据结构。关于功能覆盖和更具体地说交叉覆盖，SystemVerilog 受其声明性方法的严格限制。使用 SV，只有当交叉覆盖是简单的笛卡尔积时才可以。如果您需要的不是笛卡尔积，那么您就必须使用笨拙的屏蔽过程。如果您需要为您的 bin 设置不同的覆盖目标，则使用 SV 就无法实现。OSVVM 还支持内置的智能测试平台-这仅在使用昂贵的工具时才可能使用 SV。 - Jim Lewis

让我们对SystemVerilog中的重用保持诚实。在SV中，大部分的重用都是关于创建基础设施的。在VHDL中，我们在这种情况下的"重用"方法是使用现有的语言结构来创建结构化代码——通过使用与RTL工程师用于创建结构的相同语言结构，我们不会像在SV中那样使他们感到疏远。 - Jim Lewis

Answer 5

我既没有数字，也没有任何直觉。以下是有关VHDL的一些事实。

[1] SystemVerilog提高了Verilog-HDL的能力，使其与VHDL（STD. 1076-2002）的现有能力相当。

[2] VHDL 2008（STD. 1076-2008）：是否有人使用最新标准？请使用它，然后与Verilog（STD. 1364-2005）进行比较。

[3] SystemVerilog通过添加丰富的用户定义类型系统并在用户定义类型的领域特别增加强类型能力来扩展Verilog-HDL。 ... 但是，VHDL中的类型检查强度仍然超过SystemVerilog中的类型检查强度。 ... 强类型的缺点在于性能；即编译和模拟（仅在启用运行时检查时）较慢。考虑到项目的投资量（我们公司的理由），缓慢的编译不是问题。

我认为VHDL是一种“安全”的语言，而Verilog是一种让你快速编写模型的“快速”语言。我工作的公司更喜欢安全而不是速度；因此，在我们的设计流程中，我们主要使用VHDL。

还请查看新的OS-VVM（开源VHDL验证方法）发展。

- Renjith