不使用FPGA如何测试我的HDL代码（Verilog/VHDL）？

Question

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我使用vi编辑器编写了一个Verilog模块，现在想测试它。如果我没有开发板，我有哪些选项？如何提供模块输入？在哪里可以查看结果？顺便说一下，我可以访问VCS。谢谢。

- Ryan

你需要确保你的代码可综合。然后检查设计的功能 = 测试台。lint 工具可能是你想要的好东西。 - Khanh N. Dang

2个回答

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对于其他有同样问题的人，我在下面链接中找到了一个测试台教程，就像Vortexfive建议的那样：

- Ryan

网页内容由stack overflow 提供, 点击上面的

可以查看英文原文，
原文链接

- Vortexfive · Accepted Answer

您可能正在寻找模拟器。

首先，您需要编写一个测试台，它将包装您的Verilog模块并驱动输入信号。此测试台还可以检查您的模块输出是否与预期输出匹配。您可以在网上找到许多关于编写测试台的教程。

然后在模拟器中“执行”此测试台和您的模块。我不熟悉所有选项，但我知道免费的Xilinx ISE Web Pack包括一个模拟器。Modelsim是一种商业软件包。他们也提供免费的学生版。