Verilog门级解析器

Question

我希望能够解析Verilog门级代码并将数据存储在数据结构中（例如图形）。

然后我想用C/C++对门执行某些操作，并输出相应的Verilog文件。

（我想建立一个输入和输出都是Verilog门级代码的程序）

（input.v => myProgram => output.v）

是否有任何库或开源代码可以实现此功能？

我发现可以使用Flex和Bison来完成，但我不知道如何使用它们。

- user2261693

Answer 1

几天前有一个类似的问题关于如何在ruby中实现这个功能，我在那里指向了我的Verilog解析器gem。不确定它是否足够健壮，希望得到反馈、错误报告和功能请求。

有一些perl verilog解析器，但我没有直接使用过任何一个，并且避免使用perl，希望其他人可以提供关于其他解析器的信息。

- Morgan

Answer 2

我已成功使用Verilog-Perl解析Verilog代码。它得到了很好的维护：甚至支持最近的SystemVerilog扩展。

- toolic

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http://stackoverflow.com/questions/9066483/how-do-i-write-a-regex-to-match-the-module-instantiation-in-a-verilog-file - toolic

Answer 3

Yosys（https://github.com/cliffordwolf/yosys）是用C++编写的Verilog综合框架。尽管Yosys仍在建设中，但如果您只想读写门级网表，它可以满足您的需求。

PS：参考手册（也涵盖了C ++ API）正在制作中。我已经写了大约100页，但在完成我的学士论文之前（大约还需要一个月），我无法发布它。

- CliffordVienna