这可能更多是与iCEstick有关的问题，而不是yosys的问题，但我在这里提问，因为我正在使用Icestorm工具链。 我想指定我的设计的启动行为，互联网上的许多地方似乎都认为这与通常命名为rst信号有关。对于这样的信号来自哪里并不明显，因此我深入研究了上电序列。目前的理解来自this d...

我发现使用iverilog模拟是一种不太合适的方法。我可以模拟那些不能综合的设计，反过来，那些不仅能综合，而且在物理硬件上按预期工作的设计，在iverilog模拟时也无法综合。 我理想的做法是获取yosys的输出（一个blif文件），并创建一个模拟波形（vcd），这样我可以更有信心。