“逻辑”系统在集成电路设计领域的验证被称为“设计验证”,这是确保硬件(RTL)中设计的系统实现所需功能的过程。
梯形逻辑可以转换为现代HDL之一,例如Verilog。将每个梯形进行转换。
|---|R15|---+---|/R16|---------(R18)--------|
| |
|---|R12|---+
转换成类似于表达式的形式
always @(*) R18 = !R16 && ( R15 | R12)
或者您可以使用赋值语句。
assign R18 = R16 && (R15 | R12)
一个保持继电器
assign R18 = (set condition) || R18 && !(break condition)
然后使用免费的Verilog模拟器
Icarus开发测试平台并测试您的系统。确保您的测试用例良好地覆盖了您的逻辑代码!如果您的梯形图编辑软件提供了良好的命名功能,请使用它们,而不是Rnn。
(注:在PLC梯形逻辑约定中,Rnn是用于内部继电器的,而Xnn是输入,Ynn是输出,可以从在线教程中快速获得这些信息)
Verilog将是更容易开发测试和测试平台的语言!
在编程时加入一些单位延迟可能会有帮助。
抱歉,我从未寻找过梯形逻辑到/从Verilog的翻译器..但是在我的日子里,梯形逻辑只是被放入计算机中以编程PLC-我使用的大多数继电器系统都是REAL Relays,布线到机柜中!
祝你好运。
jbd
有几个免费的梯形图编辑器(带有模拟器)可供选择..这是一个据说可以在Windows上运行的编辑器:
http://cq.cx/ladder.pl