用于绘制VHDL块图的程序？

Question

有没有免费的程序可以解析一系列VHDL文件并从中构建块图?

我更希望找到一个可以构建块图图像以配合层次结构文档的程序，类似于Javadoc在解析一系列类的文档后构建类图。

- bkritzer

Answer 1

Altera的Quartus可以编译VHDL代码，并提供表示VHDL信号的顶层原理图块。Xilinx ISE也是如此。虽然它不是开源软件，但可以免费下载和使用。

- Yann Ramin

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只是好奇，你不会碰巧知道这在ISE中的位置吧？ - Bob Somers

在Xilinx ISE中:当处于“实现模式”（可从层次结构树上方的组合框中选择）时，合成过程的一个子任务是“查看RTL原理图”。但是，这并不显示VHDL实体的原始结构，而是以原理图形式显示合成结果。这意味着某些实体被替换/实现为已识别的FPGA单元，因此它不能用于文档化。 - Josip

Answer 2

无论如何，也没有什么开源软件可用。之前我曾经搜索过类似于Verilog设计的软件，但是没有成功。

- Marty

Answer 3

Synplify Pro和Synplify Premier有RTL查看器，是我见过的首选程序。我也在Xilinx ISE、Altera的Quartus和Mentor的HDL设计师中看到了RTL查看器。

- Justin

Answer 4

Mentor's HDL designer是为此目的而设计的，但它不是免费的，尽管你可能可以获得折扣的学生版本。

正如thetrus所指出的那样，Quartus也有RTL查看器，但它所生成的图表质量相当差 - 你不能真正用它们来进行文档编写。它们最有用的是用于捕捉综合错误。

- Eli Bendersky

Answer 5

HDL Works位于荷兰埃德市，推出了类似于Mentor HDL Designer的EASE工具，但更加灵活且价格远低于后者。我使用过两种工具，其中EASE更容易上手和维护。我发现Mentor的工具难以使用且不稳定，但我认为它已经得到改进。EASE更加直观，关注点仍然在代码上而非工具使用。与Xilinx、Synopsys等公司的后综合工具不同，HDL Works工具和Mentor HDL Designer是前综合工具。介于前综合和后综合之间的工具是Sigasi，我看过但尚未使用过后者，它看起来很有前途。 链接： https://www.hdlworks.com/products/ease/index.html

http://www.sigasi.com/

- Craig Wolverton

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这个9年前的问题被关闭是有充分理由的。原帖询问一个免费工具，但人们开始推销商业产品。与此同时，这个问题已经不再相关了，因为FPGA供应商已经将这些工具包含在他们的设计软件中，例如Xilinx IP-integrator。 - JHBonarius