我有一个基于ARM的SoC的以下规格:
看起来PDE(页目录项)是中间表步骤高速缓存,确实可以与TLB分开实现。
- L1数据缓存=32 KB,每行64 B,2-WAY,LRU
- L2缓存=1 MB,每行64 B,16-WAY
- L1数据TLB(用于加载):32个条目,完全关联
- L2数据TLB:512个条目,4-WAY
- PDE缓存:16个条目(每1 MB虚拟空间一个条目)
看起来PDE(页目录项)是中间表步骤高速缓存,确实可以与TLB分开实现。
Cortex-A15 MPCore处理器实现了专用缓存,用于存储作为表步骤的中间级别的翻译表条目。