我正在尝试使用generate
块在Verilog中实例化一些模块,因为我将会实例化不同数量的它们。
genvar i;
generate
for (i=1; i<=10; i=i+1) begin
status whatever_status (
.clk(clk),
.reset_n(reset_n),
.a(a[i]),
.b(b[i]),
.out(out[i])
);
end
endgenerate
a
和b
被声明为父模块的输入数组,而out
被声明为一组导线。
我在这里做错了什么?是否在Verilog中不允许这样做?Quartus告诉我:
Error (10644): Verilog HDL error at driver.v(63): this block requires a name
第63行是上面的for循环。感谢任何帮助!
a
,b
,out
的声明吗?看起来单个实例被创建了10次。 - sharvil111