创建 Verilog 块图的程序

Question

我想创建一个程序来解析 Verilog，并显示一个块图。有人能帮我了解需要查找哪些算法吗？我找到了一个不错的 Verilog 解析器，但现在我需要找出每个块之间的关系并相应地放置它们。它不必过分优化。

更新： 目前我正在使用 ironPython 在 Visio 中绘制块图。

1. 创建一个包含其输入和输出的块列表。 2. 创建一个图形，将每个块的所有输出与其对应的输入配对。这基本上包含了所有块之间的连接。 3. 在 Visio 图中为它们找到一个位置。 4. 在 Visio 上将它们绘制出来。 5. 在 Visio 上将它们连接起来。

- user591124

---

你能否使用Xilinx的Vivado呢？它已经为你完成了这个任务。 - alex_milhouse

不，我必须创建一个Visio图表。这样将来修改会更容易。 - user591124

Answer 1

Yosys是一个开源的verilog综合工具。它还可以用于分析设计和创建电路原理图（使用GraphViz）。请参见网页上的截图：

• http://www.clifford.at/yosys/screenshots.html

如果我正确理解您的需求，Yosys已经可以满足您所需的功能。如果您仍然想编写自己的程序，您可以使用Yosys作为参考来开始编写。

（利益冲突披露：我是Yosys的作者。）

- CliffordVienna

Answer 2

你可以尝试使用Altera综合工具EASE、HDL Designer、Synplify HDL Analyst、nSchema或Xilinx PlanAhead。

- Veridian

---

现在由Xilinx推出的是Vivado。 - alex_milhouse

Answer 3

如果你只是想要一个块及其关系的查看器，可以尝试使用Graphviz。你可以在StackOverflow thread中找到一个例子。你可以简单地解析HDL设计并构建它们之间的关系，然后以Graphviz语法的文本格式写出。然后调用程序生成。

如果你想实现一个高级的查看器，例如，它可以缩放、平移、跳转到/跳出块，并进行选择，那就是另一回事了。

- jclin