TL:DR：内存排序不同于乱序执行。即使在顺序流水线CPU上也会发生。
顺序提交对于精确异常是必要的，可以回滚到恰好出现故障的指令，而没有任何已经退役的指令。乱序执行的基本规则是“不要破坏单线程代码”。如果允许乱序提交（退役）而没有任何其他机制，可能会在一些稍后的指令已经执行一次，或者一些早期的指令尚未执行时发生页面错误。这将使得在正常方式下处理页面错误后重新启动执行变得不可能。
（顺序问题/重命名和依赖跟踪处理了正常情况下的正确执行。）
内存排序关乎其他核心所看到的内容。还要注意，你引用的内容只谈到将结果提交到寄存器文件中，而不是提交到内存中。
（脚注1：
克服内存墙的千指令处理器是一篇关于将状态检查点化以允许在异常发生前回滚到一致的机器状态的理论论文，这样可以使用更大的乱序窗口而不需要那么巨大的ROB。据我所知，没有主流商业设计采用这种方法，但它表明在构建可用CPU时，除了严格按顺序退役之外还有其他方法。)
（据报道，苹果的M1拥有比其x86同行更大的乱序窗口，但我还没有看到任何确切的信息表明它使用的不仅仅是一个非常大的ROB。）
由于每个核心的私有L1缓存与系统中所有其他数据缓存一致，因此内存排序是关于指令何时读取或写入缓存的问题。这与它们从乱序核心退役的时间无关。
当加载指令从缓存中读取其数据时，它们变得全局可见。这更或多或少是它们“执行”的时间，并且绝对早于它们退役（也称提交）的时间。
当存储指令的数据被提交到缓存时，它们变得全局可见。这必须等待它们被确认为非推测性，即没有异常或中断会导致必须“撤消”存储的回滚。因此，存储可以在从乱序核心退役时尽早提交到L1缓存。
但即使是顺序CPU也会使用一个存储队列或
存储缓冲区来隐藏未命中L1缓存的存储器延迟。乱序机制在确定存储器一定发生后就不再需要跟踪其状态，因此存储指令/微操作可以在提交到L1缓存之前就退役。存储缓冲区会将其保留，直到L1缓存准备好接受它，即当它拥有缓存行（
MESI缓存一致性协议的独占或修改状态）并且内存排序规则允许存储器现在变为全局可见。
请参阅我的写分配/写取回高速缓存策略的回答。
据我所知，当一个存储器在乱序核心中“执行”时，其数据会添加到存储器队列中，这就是存储器执行单元的作用。（存储器地址将地址写入，存储器数据将数据写入存储缓冲区条目，在分配/重命名时为其保留，因此在那些部件被单独调度的CPU上，其中任何一个部分都可以首先执行，例如英特尔。）加载必须探测存储器队列，以便它们看到最近存储的数据。
对于像x86这样具有强排序特性的ISA，存储队列必须保留ISA的内存排序语义。也就是说，存储不能与其他存储重新排序，并且存储不能在早期加载之前变为全局可见（
不允许LoadStore重新排序（也不允许StoreStore或LoadLoad），只允许StoreLoad重新排序）。
David Kanter在
文章中描述了TSX（事务内存）可以如何以不同于Haswell的方式实现，提供了一些关于内存序缓冲区（Memory Order Buffer）的见解，以及它如何作为一个单独的结构跟踪指令/微操作的重排序。他首先描述了当前的工作原理，然后介绍了如何修改来跟踪可以作为一组提交或中止的事务。
