RISC-V Rocket缓存一致性

Question

RISC-V Rocket处理器的缓存采用哪种写策略（例如Write Back+Allocate，Write Through+No Allocate）？RISC-V中如何使L1缓存与L2缓存保持一致性？

- Caylen Lee

Answer 1

RISC-V是一种指令集架构（ISA），而不是处理器。因此，ISA对于高速缓存写回策略或一致性设计没有任何规定。这些决策由各个处理器设计团队自行决定。实际上，它们甚至不需要拥有缓存。

RISC-V唯一关心的是“内存一致性模型”。RISC-V使用相当放松的一致性模型，因此两个RISC-V线程可能会看到内存操作的两个不同序列/交错（与“顺序一致性”相反，在其中所有线程看到相同的交错）。

编辑（现在问题澄清只询问伯克利火箭处理器）：

截至2015年9月9日，Rocket的L1缓存为写回+分配。 L1通过嗅探请求保持一致。每个Rocket核心位于包含L1的“Rocket Tile”上。

可选的L2位于Rocket tiles之外。Rocket tiles仲裁访问单个L2。L2是全包含的，并且保存所有L1数据。但是，L2可能保存陈旧的数据，但如果核心请求该数据，则L2将知道哪个L1保存了数据的当前副本，并根据情况发送释放请求。

- Chris

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啊，抱歉，我是指火箭处理器。 - Caylen Lee