VHDL：是否有一种方便的方法将ASCII值分配给std_logic_vector？

Question

• In verilog, I can assign a string to a vector like:

  wire [39:0] hello;
  assign hello = "hello"; 
  

• In VHDL, I'm having difficulty finding a method like this:

  SIGNAL hello : OUT std_logic_vector (39 DOWNTO 0);
  ...
  hello <= "hello";
  

我一直在使用：

hello <= X"65_68_6c_6c_6f";

"

对于大字符串而言，这是不清晰且耗时的。

我查看了textio包和txt_util包，但两者都没有很清楚地说明如何解释字符串并将其转换为std_logic。

在VHDL中，是否有一种简单的方法将ASCII代码分配给std_logic？

以下是一个最小示例：

"

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY test IS
PORT(
   ctrl : IN std_logic;
   stdout : OUT std_logic_vector (39 DOWNTO 0)
);
END ENTITY;

ARCHITECTURE rtl OF test IS
   SIGNAL temp : std_logic_vector (39 DOWNTO 0);
BEGIN
   stdout <= temp;
   PROCESS(ctrl)
   BEGIN
      IF (ctrl = '0') THEN
         temp <= "hello"; -- X"68_65_6C_6C_6F";
      ELSE
         temp <= "world";
      END IF;
   END PROCESS;

END rtl;

- N8TRO

Answer 1

这个和Morten的答案差别不大，只用了一次乘法，复制了字符串而不是创建别名，使用了额外的变量，并返回了一个带有升序索引范围的标准逻辑向量。

来自一个名为string_utils的包：

library ieee; 
use ieee.numeric_std.all;
-- ...
    function to_slv(s: string) return std_logic_vector is 
        constant ss: string(1 to s'length) := s; 
        variable answer: std_logic_vector(1 to 8 * s'length); 
        variable p: integer; 
        variable c: integer; 
    begin 
        for i in ss'range loop
            p := 8 * i;
            c := character'pos(ss(i));
            answer(p - 7 to p) := std_logic_vector(to_unsigned(c,8)); 
        end loop; 
        return answer; 
    end function; 

您可以添加一个默认参数，指定返回值的升序/降序索引范围。只需要提供非默认参数即可。

- user1155120

---

“string_utils”包在哪里可以找到？ - Morten Zilmer

@Morten http://www-eng.lbl.gov/~jmjoseph/for-JW/CIN-CFG-FPGA/CIN_CFG_FPGA-v1002/vhdl/ethernet_interface_core/string_utils.vhd - user1155120

Answer 2

一个小的通用函数是实现它的一种方式，以下是一个建议：

library ieee;
use ieee.numeric_std.all;
...
-- String to std_logic_vector convert in 8-bit format using character'pos(c)
--
-- Argument(s):
-- - str: String to convert
--
-- Result: std_logic_vector(8 * str'length - 1 downto 0) with left-most
-- character at MSBs.
function to_slv(str : string) return std_logic_vector is
  alias str_norm : string(str'length downto 1) is str;
  variable res_v : std_logic_vector(8 * str'length - 1 downto 0);
begin
  for idx in str_norm'range loop
    res_v(8 * idx - 1 downto 8 * idx - 8) := 
      std_logic_vector(to_unsigned(character'pos(str_norm(idx)), 8));
  end loop;
  return res_v;
end function;

- Morten Zilmer

Answer 3

要返回字符的 ASCII 值，请使用以下代码：

some_variable <= character'pos('a'); --returns the 'a' ascii value

- Mohammad

Answer 4

在你的示例中，你试图将字符串类型分配给std_logic_vector类型。这是不允许的。VHDL是强类型语言。

信号hello: OUT std_logic_vector（39 DOWNTO 0）; ... hello <= "hello";

如果你的目标是将十六进制转换为ASCII以打印模拟结果，你可以简单地执行以下操作：

character'val(to_integer(unsigned(my_std_logic_vector)))

- Clement