System Verilog中的浮点数除法

Question

System Verilog中的浮点数除法

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我希望使用 System Verilog 中的 real 数据类型来使用浮点数。我尝试了以下代码，但似乎不起作用。我得到了2.000000 的结果，而我期望得到 2.500000。

模块：

module real_check(input [31:0]a, [31:0]b,
                  output real c);
    assign c = a/b;
endmodule

测试台：

module tb_real_check();

real c;
reg[31:0] a, b;
real_check dut(a, b, c);

initial 
begin

  a <= 5;
  b <= 2;
  #50;
  $display("Answer : %f ", c);

end
endmodule

- akipro

1个回答

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可以查看英文原文，
原文链接

- Cole Tobin · Accepted Answer

您正在进行整数除法。当计算（reg[31:0]/reg[31:0]）时，结果是一个整数。因此，当您计算5/2时，您得到2.5截断为2，然后转换为浮点数（real）作为2.000...。如果您想要浮点除法（不丢弃小数），则需要将您的操作数（被除数和除数）设置为浮点数。

因此，要修复您的代码，您的模块需要以两个浮点数作为输入：

module real_check(input real a, real b,
                  output real c);

在你的测试用例中，你需要声明a和b为浮点数：

real a, b;