Intel的SFENCE指令具有发布语义吗？

Question

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一个操作具有“acquire”语义，如果其他处理器在任何后续操作之前总是看到它的效果。一个操作具有“release”语义，如果其他处理器在其自身生效之前看到每个先前操作的效果。

我简要阅读了存在一半内存屏障的例子，据说它们呈现“acquire barriers”和“release barriers”的形式，遵循上述相同的语义。

在查找实际硬件指令的示例时，我遇到了 SFENCE。而这篇博客 (http://peeterjoot.wordpress.com/2009/12/04/intel-memory-ordering-fence-instructions-and-atomic-operations/) 表示，它是释放式屏障/障碍的一种形式：

Intel 提供了双向屏障指令 MFENCE，acquire 屏障指令 LFENCE 和 release 屏障指令 SFENCE。

然而，阅读 SFENCE 的定义，它似乎并未提供 release 语义，因为它根本不与 load 同步？而我理解的“release”语义是相对于所有内存操作（load 和 store）的顺序定义。

- ryaner

1个回答

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可以查看英文原文，
原文链接

- Arch D. Robison · Accepted Answer

LFENCE没有获取语义；SFENCE没有释放语义。这是有道理的：拥有独立的获取或释放语义的栅栏指令几乎是没有用的。要使获取或释放有用，它必须与内存操作相关联。

例如，考虑在两个线程之间发送数据的常见模式：

1. 处理器A写入缓冲区。 2. 处理器A向标志写入“true”。 3. 处理器B等待标志为真。 4. 处理器B读取缓冲区。

请注意，处理器A必须确保在写入标志后，其写入缓冲区被看到。现在假设我们有一个名为“RFENCE”的释放栅栏指令。如果我们将该指令放在步骤（1）之后，它是没有用的，因为步骤（2）中的写入允许出现在RFENCE上方并通过步骤（1）上方。

类似的论点表明，“AFENCE”执行获取同样对于确保步骤3中标志的读取不会出现在步骤4下面是无用的。

Itanium通过提供写入释放和加载获取指令来优雅地解决了这个问题，并将栅栏与内存操作绑定。

回到IA-32和Intel64：如果程序不使用“非临时”指令，则剩余指令的行为就像每个加载都进行“获取”和每个存储都进行“释放”。请参阅Intel® 64和IA-32体系结构开发人员手册：Vol. 3A第8.2.3节（和子节）。如果涉及“非临时”存储，则有几种方法可强制执行栅栏：

- 使用SFENCE - 使用MFENCE - 有点过度杀伤

使用LOCK前缀指令（例如“LOCK INC”）来写入标志。 LOCK前缀的指令隐含具有MFENCE。

使用XCHG来写入标志，它的作用就像具有隐含LOCK前缀一样。

例如，如果在早期的习惯用法中，使用非临时存储器存储缓冲区，则处理器A在步骤1和2之间发出SFENCE或MFENCE。或者使用XCHG来写入标志。

所有以上内容均适用于硬件。在使用高级语言时，请确保编译器不会破坏事件的关键排序。 C++11原子操作库存在是为了让您能够告诉编译器和硬件您的意图。